home *** CD-ROM | disk | FTP | other *** search
/ Creative Computers / Creative Computers CD-ROM, Volume 1 (Legendary Design Technologies, Inc.)(1994).iso / text / info / ecs.txt.pp / ecs.txt
Text File  |  1994-11-17  |  23KB  |  540 lines
  1.  
  2.  
  3.                   ECS HARDWARE and the GRAPHICS LIBRARY
  4.                   -------------------------------------
  5.                    Typed for YOU by Conqueror of AGILE
  6.  
  7.                            Thanks to Galactus!
  8. If you are interested in the information about the include files, structures
  9. in the graphics.library and how to program the ECS with Operating System
  10. friendly routines, contact me on one of our boards and I can mail or fax
  11. it to you. (I didn't bother to type it all in, at least not now, it was
  12. boring enough to type this! I am no [RYGAR]!) This was the most interesting
  13. part so thats why you got it!
  14.  
  15. Contact me at:     Pleasure Dome     +46-16-127263
  16.                    Graveyard         +44-91-5160560
  17.                    Illicit Illusion  +1-717-399-3160
  18.                    Datastorm         +1-703-347-2078
  19.                    Twilight Zone     +49-511-456592
  20.  
  21. Or write to:       Agile - BOX 12O44 - 63O 12 Eskilstuna - SWEDEN
  22.  
  23. ----------------------------------------------------------------------------
  24.  
  25. The new Enhanced Chip Set consists of compatible revisions to the Agnus
  26. and Denise custom chips. V2.0 graphics.library software makes it possible
  27. for these chips to display images in new resolutions, at new monitor
  28. scan rates and with new sprite and genlock abilities.
  29.  
  30. With these new features come certain new responsiblities for customers of
  31. the graphics.library.
  32.  
  33. With the ECS Agnus, the V36 graphics.library supports the new programmable
  34. scan rate registers to provide multi-sync and bi-sync monitor capability.
  35. The new SuperHires mode provides 35ns pixel rates and sprite positioning
  36. at 70ns rates. Support for big blits (up to 32K x 32K) is provided for all
  37. graphics functions if the ECS Agnus is present.
  38.  
  39. With the ECS Denise, the V36 graphics.library provides display window start
  40. and stop with explicit control over larger ranges than was possible before.
  41. There are new color register interpretations as part of the SuperHires mode.
  42. Genlock control has been expanded for more flexibility. Borders may be
  43. explicity transparent or opaque, color registers other than zero can control
  44. video overlay and a bitplane mask may be used for special-purpose video
  45. masking concurrently with the other genlock features.
  46.  
  47.  
  48. The register map listed below shows the changes and new registers in the
  49. Amiga's custom chips.
  50.  
  51. A=Agnus chip, D=Denise chip, P=Paula chip, W=Write, R=Read, S=Strobe
  52.  
  53. ----------------------------------------------------------------------------
  54. ADD  REGISTER  V2.0  R/W CHIP FUNCTION
  55. ----------------------------------------------------------------------------
  56. 004  VPOSR     chg    R   A   Read vertical most sig. bits (and frame flop)
  57. 012  POT0DAT   chg    R   P   Pot counter data left pair (vertical, horiz)
  58. 014  POT1DAT   chg    R   P   Pot counter daya right pair (vertical, horiz)
  59. 020  DSKPTH    chg    W   A   Disk pointer (high 5 bits, was 3 bits)
  60. 02E  COPCON    chg    W   A   Coprocessor control
  61. 03E  STRLONG   chg    S   D   Strobe for identification of long horiz line
  62. 042  BLTCON1   chg    W   A   Blitter control register 1
  63. 050  BLTxPTH   chg    W   A   Blitter pointer to x (high 5 bits)
  64. 05A  BLTCON0L  new    W   A   Blitter control 0, lower 8 bits (minterms)
  65. 05C  BLTSIZV   new    W   A   Blitter V size (for 15 bit vertical start)
  66. 05E  BLTSIZH   new    W   A   Blitter H size and start (for 11 bit H size)
  67. 078  SPRHDAT   new    W   A   Ext. logic UHRES sprite pointer and data id
  68. 07C  DENISEID  new    R   D   Chip revision level for Denise (video out chip)
  69. 080  COP1LCH   chg    W   A   Coprocessor 1st location (high 5 bits)
  70. 084  CPO2LCH   chg    W   A   Coprocessor 2nd location (high 5 bits)
  71. 0A0  AUDxLCH   chg    W   A   Audio channel x location (high 5 bits)
  72. 0A6  AUDxPER   chg    W   P   Audio channel x period
  73. 100  BPLCON0   chg    W   A,D Bit plane control (miscellaneous control bits)
  74. 104  BPLCON2   chg    W   D   Bit plane control (video priority control)
  75. 106  BPLCON3   new    W   D   Bit plane control (enhanced features)
  76. 142  SPRxCTL   chg    W   A   Sprite x position and control data
  77. 1C0  HTOTAL    new    W   A   Highest number count, horiz line (VARBEAMEN=1)
  78. 1C2  HSSTOP    new    W   A   Horizontal line position for HSYNC stop
  79. 1C4  HBSTRT    new    W   A   Horizontal line position for HBLANK start
  80. 1C6  HBSTOP    new    W   A   Horizontal line position for HBLANK stop
  81. 1C8  VTOTAL    new    W   A   Highest numbered vertical line (VARBEAMEN=1)
  82. 1CA  VSSTOP    new    W   A   Vertical line position for VSYNC stop
  83. 1CC  VBSTRT    new    W   A   Vertical line position for VBLANK start
  84. 1CE  VBSTOP    new    W   A   Vertical line position for VBLANK stop
  85. 1D0  SPRHSTRT  new    W   A   UHRES sprite vertical start
  86. 1D2  SPRHSTOP  new    W   A   UHRES sprite vertical stop
  87. 1D4  BPLHSTRT  new    W   A   UHRES bit plane vertical start
  88. 1D6  BPLHSTOP  new    W   A   UHRES bit plane vertical stop
  89. 1D8  HHPOSW    new    W   A   DUAL mode hires H beam counter write
  90. 1DA  HHPOSR    new    R   A   DUAL mode hires H beam counter read
  91. 1DC  BEAMCON0  new    W   A   Beam counter control register (SHRES,UHRES,PAL)
  92. 1DE  HSSTRT    new    W   A   Horizontal sync start  (VARHSY)
  93. 1E0  VSSTRT    new    W   A   Vertical sync start    (VARVSY)
  94. 1E2  HCENTER   new    W   A   Horizontal position for Vsync on interlace
  95. 1E4  DIWHIGH   new    W   A,D Display window - upper bits for start, stop
  96. 1E6  BPLHMOD   new    W   A   UHRES bit plane modulo
  97. 1E8  SPRHPTH   new    W   A   UHRES sprite pointer (high 5 bits)
  98. 1EA  SPRHPTL   new    W   A   UHRES sprite pointer (low 15 bits)
  99. 1EC  BPLHPTH   new    W   A   Vram (UHRES) bit plane pointer (high 5 bits)
  100. 1EE  BPLHPTL   new    W   A   Vram (UHRES) bit plane pointer (low 15 bits)
  101.  
  102.  
  103.  
  104. Determining Chip Revisions
  105. --------------------------
  106.  
  107. The V36 graphics.library field GfxBase-ChipRevBits() contains bit defini-
  108. tions to tell you whether ECS is currently installed and activated. These
  109. bits are derived from registers new or changed on the ECS chips.
  110.  
  111. The bit GFXF_HR_AGNUS indicates that HiRes Agnus from the ECS is installed.
  112. This is derived from the Agnus VPOSR register. The VPOSR register is
  113. defined as:
  114.  
  115.         VPOSR - Read vertical most significant bits (and frame flop)
  116.  
  117.         Bit   15 14 13 12 11 10 09 08  07 06 05 04 03  02 01 00
  118.         Use  LOF I6 I5 I4 I3 I2 I1 I0 LOL -  -  -  -  V10 V9 V8
  119.  
  120. I0-I6 (bits 8-14) provide the chip identification. At present there are four
  121. possible settings. A value of 20 or 30 indicates HighRes Agnus from the ECS.
  122.  
  123.         8361 (regular NTSC) or 8370 (fat NTSC) = 10 for NTSC Agnus
  124.         8367 (regular PAL)  or 8371 (fat PAL)  = 00 for PAL Agnus
  125.         8368 (hr)           or 8372 (fat-hr)   = 20 for PAL, 30 for NTSC
  126.  
  127. Similarly, the graphics.library flag GFXF_HR_DENISE is derived from the
  128. Denise register DENISEID. This is a new register which can have of two
  129. values present. The original Denise (8362) does not have this register, so
  130. whatever value is left over on the bus from the last cycle will be there.
  131. The HighRes Denise (8373) from the ECS will return FC in the lower 8 bits.
  132. The upper 8 are reserved.
  133.  
  134.  
  135.  
  136. SuperHires Mode
  137. ---------------
  138.  
  139. SuperHires mode provides 35ns pixel display rate, twice as much horizontal
  140. resolution as Hires mode and four times the Lores rates. The nominal
  141. resolution of a SuperHires viewport is 1280 pixels. The maximum plane depth
  142. for a SuperHires viewport is 2 bitplanes which saturates DMS bandwidth as
  143. much as FOUR Hires bitplanes do. This mode is controlled by graphics.library
  144. writing to the BPLCON0 register in the LOF copperlist (/SHF if interlaced).
  145.  
  146.  
  147.         BPLCON0  chg  W  A,D  Bit plane control register (misc. control bits)
  148.  
  149.         Bit  Use
  150.         --------
  151.         15   HIRES   Set it to zero if SHRES enabled
  152.         14   BPU2 \
  153.         13   BPU1  > Depth of SuperHires mode (1 or 2)
  154.         12   BPU0 /
  155.         11   HAM     Incompatible with SuperHires mode
  156.         10   DPF     Compatible with SuperHires mode
  157.         09
  158.         08
  159.         07
  160.         06   SHRES   SuperHires 35ns pixel enable bit
  161.         05   BPLHWRM
  162.         04   SPRHWRM
  163.         03   LPEN    Compatible with SuperHires mode
  164.         02   LACE    Compatible with SuperHires mode
  165.         01
  166.         00
  167.  
  168. Programmers